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版主: sunshine0606 , zhao3367
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 VHDL 與VERILOG的比較！  发表于 2008-06-17 17:22:14 [您是本帖的第189位阅读者]     [1楼] 
呢称：张阳
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VHDL難學, 語法嚴謹, 學習時間長, 一不小心編譯器老給警告. 但是一旦編譯器通過, 錯誤機率降低很多。
Verilog易學, 語法寬鬆, 學習曲線, 編譯器容易通過. 但是編譯器通過並不代表沒錯誤。
VHDL比較多用在學校, 工業界還是用Verilog多。
你是我的眼
 
 RE: VHDL 與VERILOG的比較！  发表于 2008-06-17 18:15:37 [2楼] 
呢称：Avile
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恩,是这样的!
 
 RE: VHDL 與VERILOG的比較！  发表于 2008-06-18 22:54:48 [3楼] 
呢称：zhao3367
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语言之间有许多相似的东西！只要掌握其中一中！学起来就容易了 ！


J,一切皆有可能
 
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